Identificador persistente para citar o vincular este elemento:
http://hdl.handle.net/10553/47621
| Título: | Timimg model for SDCFL digital circuits | Autores/as: | Gómez, Luis Hernández Ballester, Antonio Núñez, Antonio |
Clasificación UNESCO: | 3307 Tecnología electrónica | Palabras clave: | GaAs MESFET CMOS |
Fecha de publicación: | 1992 | Editor/a: | 0165-6074 | Publicación seriada: | Microprocessing and Microprogramming | Resumen: | In this work we present a timing analyzer suitable for dealing with GaAs MESFET SDCFL logic family and it uses inverters as an aproximation for multiple input gates. The model consists in an adaptation from a developed methodology for NMOS and CMOS Si logic families. The model has been validated against SPICE simulations. Measured errors are lower than 9%. © 1992. | URI: | http://hdl.handle.net/10553/47621 | ISSN: | 0165-6074 | DOI: | 10.1016/0165-6074(92)90132-Q | Fuente: | Microprocessing and Microprogramming[ISSN 0165-6074],v. 34, p. 193-196 |
| Colección: | Artículos |
Los elementos en ULPGC accedaCRIS están protegidos por derechos de autor con todos los derechos reservados, a menos que se indique lo contrario.