Please use this identifier to cite or link to this item: http://hdl.handle.net/10553/77495
Title: Metodología de diseño para plataformas extensibles basada en FPGA ZYNQ 7000 de Xilinx
Authors: García Nieto, Alejandro 
Director: López Suárez, Sebastián 
Sarmiento Rodríguez, Roberto 
Santos Falcón, Lucana 
Núñez Ordóñez, Antonio 
Hernández Fernández, Pedro 
UNESCO Clasification: 3325 Tecnología de las telecomunicaciones
Issue Date: 2014
Abstract: La ocupación de tráfico de vídeo en el tráfico global de Internet en redes de telefonía móvil sigue una tendencia creciente en los últimos años. En este sentido, un factor crítico relacionado con los codificadores/decodificadores de vídeo es el incremento en el consumo de potencia. Con el objetivo de aumentar la rapidez del proceso de codificación/decodificación pueden utilizarse aceleradores hardware, al mismo tiempo que se controla el consumo de potencia. Se necesita por tanto de plataformas que soporten la implementación hardware del acelerador y una infraestructura de procesamiento para soportar la ejecución del software empotrado asociado. Una opción para la implementación del acelerador hardware es el uso de FPGA. En el caso de las FPGA, en las familias más avanzadas se dispone de procesadores empotrados en formato de tipo hard IP o soft IP, como es el caso de las plataformas de la serie ZYNQ-7000 de Xilinx. Esta serie de plataformas proporcionan múltiples puertos de comunicación, como UART, USB o Gigabit, que facilitan la integración en un sistema de uso industrial. Además soportan los principales controladores para diferentes tipos de memorias. Por otra parte, existen diferentes herramientas software que permiten realizar el proceso de generación de los aceleradores hardware sobre FPGA siguiendo una metodología de diseño de manera que se acoten los tiempos de diseño. En este Trabajo Fin de Máster se parte del diseño en el nivel RTL del Deblocking Filter del proyecto de investigación PCCMUTE para comprobar los resultados de la herramienta Vivado Design Suite en las etapas de síntesis lógica e implementación siguiendo las estrategias de síntesis top-down y bottom-up. Asimismo, se realizan ambas etapas con la herramienta Synplify Premier DP y se comparan los resultados entre las dos herramientas y entre estrategias de síntesis. Los resultados muestran los mejores resultados que ofrece Synplify Premier para la implementación del diseño. Por otra parte, la herramienta Vivado permite modelar un sistema mediante bloques IP, de los que proporciona muchos tipos, centrándose este diseño principalmente en los relacionados con la interfaz AXI4. Por esto, se emula la plataforma utilizada, considerándose la parte de procesamiento y la lógica programable usada.
Description: Máster Universitario en Ingeniería de Telecomunicación
Department: Departamento de Ingeniería Electrónica Y Automática
Faculty: Escuela de Ingeniería de Telecomunicación y Electrónica
Institute: IU de Microelectrónica Aplicada
Degree: Máster Universitario en Tecnologías de Telecomunicación
URI: http://hdl.handle.net/10553/77495
Rights: Acceso restringido para la comunidad universitaria de la ULPGC
Appears in Collections:Trabajo final de máster
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