IP para la implementación de un módulo RISC-V en una FPGA

Abstract

Este trabajo describe el flujo de diseño de la implementación de un IP soft-core de la ISA libre de licencia RISC-V en una plataforma FPGA. Para ello, es necesario un estudio teórico detallado de la propia arquitectura y de las herramientas necesarias para trabajar con ella. Para dicha implementación, se ha partido de una descripción hardware de la versión de 64 bits de RISC-V y se ha utilizado el entorno de diseño de Xilinx Vivado IDE. Utilizando Vivado, se ha empaquetado en un bloque IP dicha descripción y se ha diseñado la plataforma de validación basada en comunicaciones AMBA AXI que verifica la correcta integración del bloque IP en la FPGA. Tras esto, se han realizado diferentes síntesis del diseño para comparar prestaciones. También se ha realizado la síntesis para diferentes plataformas FPGA, para predecir así el comportamiento que podría tener el bloque IP en ellas. El software empotrado de la plataforma ha sido desarrollado utilizando la tool-chain GNU propia de RISC-V, partiendo desde código C y produciendo los ficheros ejecutables para ser insertado en la plataforma. Por último, se han estudiado las prestaciones del IP integrado, para comparar en qué plataformas el IP será más eficiente y puede ser mejor aprovechado.