Síntesis de alto nivel de bloques hardware reutilizables para búsqueda de patrones de texto

Abstract

En este trabajo se desarrolla la síntesis de alto nivel del algoritmo de búsqueda de patrones de texto Boyer Moore haciendo uso de metodología de alto nivel basada en SystemC. También se realiza la síntesis de alto nivel de un adaptador que comunica un bus AXI4-Lite con este algoritmo. Esta síntesis se diseñada para ser implementada en un sistema en chip de una FPGA. Inicialmente, se hace un estudio en la literatura científica de los algoritmos de búsquedas de patrones junto con la metodología de diseño que se lleva a cabo para realizar la síntesis de alto nivel y la síntesis lógica. Además, se estudia la arquitectura de la familia Zynq-7000 de Xilinx. Una vez que se estudie los flujos de diseños para la síntesis de alto nivel que soportan el lenguaje SystemC se profundiza en el estudio del algoritmo de Boyer Moore con la finalidad de realizar una migración de este algoritmo de la plataforma CtoS a Stratus HLS. Para ello, primero se realiza una verificación funcional del sistema y luego se efectúa a nivel de comando y de directivas la síntesis de alto nivel. Seguidamente, se lleva a cabo la validación de la co-simulación con el objetivo de evidenciar su funcionamiento y ejecutar la síntesis lógica con los archivos Verilog que genera la herramienta de Stratus HLS. Finalmente, estas síntesis se hacen para varios dispositivos de FPGA.