Diseño de un reloj de ajedrez digital usando dispositivo lógico programable y lenguaje VHDL

Identificador persistente para citar o vincular este elemento: http://hdl.handle.net/10553/63621

Campo DC	Valor	idioma
dc.contributor.advisor	Pérez Suárez, Santiago Tomás	es
dc.contributor.author	Ticay Rivas, Jaime Roberto	es
dc.date.accessioned	2020-01-22T11:33:00Z	-
dc.date.available	2012-06-13T00:00:00Z	es
dc.date.available	2020-01-22T11:33:00Z	-
dc.date.issued	2008	en_US
dc.identifier.other	contentdm-postulpgc	es
dc.identifier.uri	http://hdl.handle.net/10553/63621	-
dc.format	PDF	es
dc.language	spa	en_US
dc.rights	Acceso restringido para la comunidad universitaria de la ULPGC	es
dc.subject	3325 Tecnología de las telecomunicaciones	en_US
dc.title	Diseño de un reloj de ajedrez digital usando dispositivo lógico programable y lenguaje VHDL	es
dc.type	info:eu-repo/semantics/studentThesis	en_US
dc.type	StudentThesis	en_US
dc.identifier.absysnet	559850	es
dc.type2	Proyecto fin de carrera	en_US
dc.identifier.currens	Hosting	es
dc.description.numberofpages	231 p.	es
dc.utils.revision	No	en_US
dc.identifier.matricula	TFT-18690	es
dc.identifier.ulpgc	Sí	es
dc.contributor.titulacion	Ingeniero Técnico de Telecomunicación, especialidad en Sistemas de Telecomunicación	es
item.grantfulltext	restricted	-
item.fulltext	Con texto completo	-
crisitem.author.orcid	0000-0003-4165-3131	-
crisitem.author.fullName	Ticay Rivas, Jaime Roberto	-
crisitem.advisor.dept	Departamento de Señales y Comunicaciones	-
Colección:	Proyecto fin de carrera Restringido ULPGC Pendiente de revisión

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