Please use this identifier to cite or link to this item: http://hdl.handle.net/10553/42263
Title: Estudio y mejora de una herramienta de análisis del efecto sobre el WCET de la ejecución Multi-Núcleo y del bus compartido de acceso a la caché L2
Authors: Barrera Herrera, Javier Enrique
Director: Fernández García, Enrique 
Cazorla Almeida, Francisco J.
UNESCO Clasification: 120317 Informática
Keywords: WCET
Contadores
Caché
Multinúcleo
Issue Date: 2018
Abstract: En dominios críticos en tiempo de ejecución, la ejecución fiable de software de complejidad creciente necesita un hardware complejo para conseguir las prestaciones de cómputo necesitadas. Las caches multinivel y los procesadores multinúcleo son componentes hardware que ayudan a cumplir con las restricciones temporales. Pero su presencia introduce nuevos retos para la estimación del “Worst-Case-Execution-Time”(WCET), desarrollándose nuevas técnicas como "Measured-Based-Time-Analysis ”(MBTA). MC2 es una reciente técnica que calcula el WCET combinando aproximaciones deterministas y probabilísticas para controlar la variabilidad de las caches y la contención de recursos, usando "Performance-Monitoring-Counters" (PMC) como fuente de información. El presente TFG implementa herramientas basadas en simulación para su estudio y aplicación a Procesadores Multinúcleos con cache Multinivel con diversa configuración de PMCs disponibles.
Increasing complexity software execution in Time-Critical systems involve timing aspects. Complex hardware is used to achieve the computing performance needed. Both multilevel caches and multi-core processors can significantly help to fulfill time constraints. But nevertheless, its own presence introduces new challenges for the estimation of the "Worst-Case-Execution-Time" (WCET), developing new techniques such as "Measured Based Time Analysis " (MBTA). MC2 is a recent calculation technique that provide the WCET combining deterministic and probabilistic approaches to control the variability of the caches and the containment of resources and using "Performance Monitoring Counters" (PMC) as a source of information The present TFG implements simulation-based tools for its study and application a Multi-core processors with multi-level cache with different configuration of available PMCs.
Faculty: Escuela de Ingeniería Informática
URI: http://hdl.handle.net/10553/42263
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