Diseño de un testbench UVM integrando IP de verificación Mentor Graphics y un IP propio, configurable y con soporte de cobertura

Abstract

En la actualidad, la etapa de verificación ocupa un lugar fundamental en el proceso de desarrollo de sistemas hardware digitales. A causa del aumento de la demanda de los sistemas electrónicos y la mejora tecnológica en el sector, los sistemas desarrollados integran un mayor número de componentes y de funcionalidades diferentes, lo que resulta en que se diseñen con una estructura más compleja. Debido a esto, el proceso de verificación se vuelve, a su vez, más complejo y, por lo tanto, el tiempo consumido a lo largo de dicho proceso aumenta. Como solución a estos inconvenientes surge la metodología Universal Verification Methodology (UVM), basada en el lenguaje de descripción y verificación hardware SystemVerilog. El objetivo principal de este Trabajo Fin de Grado (TFG) consiste en el diseño de un testbench UVM utilizando dos IP de verificación distintos desarrollados con la metodología UVM. El primero está proporcionado por Mentor Graphics, a Siemens Business, y utiliza el protocolo de comunicación AMBA AXI4, siendo totalmente configurable. El segundo consiste en un IP de verificación propio funcionando como esclavo en modo reactivo correspondiente al protocolo de comunicación Wishbone en su versión B4. En primer lugar, se realizará un estudio en profundidad del funcionamiento del protocolo AXI4 y del protocolo Wishbone B4, además de los fundamentos de la metodología UVM y el IP de verificación de Mentor Graphics. En segundo lugar, se estudiará en profundidad el dispositivo a verificar (DUV), con el fin de entender su funcionamiento. Finalmente, se desarrollará el testbench UVM que permitirá la verificación del correcto comportamiento de dicho dispositivo.

Nowadays, the verification stage occupies a fundamental place in the development of digital hardware systems. Because of the increasing demand for electronic systems and the technological improvement associated with the sector, the developed systems integrate a greater number of components and different functionalities, which results in a more complex structure in their design. Due to this, the verification process becomes more complex and time-consuming throughout this process increases. As a solution to these problems, the Universal Verification Methodology (UVM) arises. This methodology is based on the SystemVerilog hardware description and verification language. The main objective of this Final Degree Project consists of the design of a UVM testbench using two different verification IP developed with the UVM methodology. The first one is provided by Mentor Graphics, a Siemens Business, and uses the AMBA AXI4 communication protocol, being fully configurable. The second consists of a proprietary verification IP running as a slave in reactive mode corresponding to the Wishbone communication protocol in its B4 version. Firstly, an in-depth study of the AXI4 and Wishbone B4 protocols will be carried out, as well as the basics of the UVM methodology and the Mentor Graphics verification IP. Secondly, the device to be verified (DUV) will be studied in depth in order to understand how it works. Finally, the UVM testbench will be developed to verify the correct behaviour of the device.