Desarrollo de un testbench UVM integrando IP de verificación de Mentor Graphics (QVIP)

Abstract

En la actualidad, la etapa de verificación ocupa un lugar imprescindible para el desarrollo de sistemas hardware digitales. Debido al aumento de la demanda de los sistemas electrónicos y a la mejora de la tecnología asociada al sector de la electrónica, los sistemas desarrollados se diseñan con una estructura de mayor complejidad, ya que se integra un mayor número de componentes y, además, se incrementan las funcionalidades asociadas a dicho sistema. Por estos motivos, las tareas de verificación son complejas y consumen mucho tiempo a lo largo del proceso descrito. Para solventar estos inconvenientes, surge la metodología Universal Verification Methodology (UVM), que se basa en el lenguaje de descripción y de verificación hardware SystemVerilog. El objetivo principal del presente Trabajo Fin de Grado (TFG) consiste en el diseño de un testbench UVM usando un IP de verificación de Mentor Graphics, a Siemens Business. Este módulo IP está desarrollado con la metodología UVM y utiliza el protocolo de comunicación AMBA AXI4 y es totalmente configurable. En primer lugar, se efectuará una etapa de estudio donde se profundizará en el funcionamiento del protocolo AXI4 y en los conceptos necesarios de la metodología UVM. En segundo lugar, se estudiará el IP de verificación de Mentor Graphics y la herramienta QVIP configurator, la cual creará el entorno de verificación UVM que se utilizará para la estimulación del módulo IP que se desea verificar. Tras esto, se estudiará en profundidad el dispositivo a verificar (DUV), para entender su funcionamiento. Finalmente, se diseñará un testbench UVM que verificará el correcto comportamiento de dicho sistema.

Nowadays, the verification stage occupies an essential place in the development of digital hardware systems. Due to the increasing demand for electronic systems and the improvement of the technology associated with the electronics sector, the systems developed are designed with a more complex structure, since a greater number of components are integrated and, in addition, the functionalities associated with the system are increased. Consequently, verification tasks are complex and time-consuming throughout the aforementioned process described. The Universal Verification Methodology (UVM), which is based on the SystemVerilog hardware description and verification language, was developed to solve these problems. The main objective of this Final Degree Project is the design of a UVM testbench using a verification IP from Mentor Graphics, a Siemens Business. This IP module is developed with the UVM methodology and uses the AMBA AXI4 communication protocol and is fully configurable. Firstly, a study stage will be carried out where the operation of the AXI4 protocol and the necessary concepts of the UVM methodology will be studied in depth. Secondly, we will study the Mentor Graphics verification IP and the QVIP configurator tool, which will create the UVM verification environment to be used for the stimulation of the IP module to be verified. After this, the device to be verified (DUV) will be studied in depth to understand its operation. Finally, a UVM testbench will be designed to verify the correct behaviour of the system.