Please use this identifier to cite or link to this item: http://hdl.handle.net/10553/76330
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dc.contributor.advisorPérez Carballo, Pedro Franciscoes
dc.contributor.advisorHernández Fernández, Pedroes
dc.contributor.advisorDomínguez Hernández, Adriánes
dc.contributor.authorMoreno Rodríguez, Agoney Jesúses
dc.date.accessioned2020-12-04T10:11:45Z-
dc.date.available2020-12-04T10:11:45Z-
dc.date.issued2017en_US
dc.identifier.urihttp://hdl.handle.net/10553/76330-
dc.description.abstractEste Trabajo de Fin de Grado abarca el diseño e implementación de un acelerador hardware para algoritmos de búsqueda de patrones utilizando técnicas de reconfiguración parcial. Concretamente, se trata de una plataforma SoC FPGA que combina la flexibilidad y versatilidad de una solución software con el paralelismo intrínseco del hardware. La inclusión del flujo de diseño de reconfiguración parcial permite modificar la manera de configurar la lógica programable. Al mismo tiempo, se consigue reducir los recursos utilizados gracias a esta técnica. Inicialmente, se presentan datos objetivos que justifican el uso de las tecnologías empleadas en este trabajo y se introduce brevemente la técnica de reconfiguración parcial. A continuación, se realiza un estudio detallado de los tipos de reconfiguración parcial existentes, así como consideraciones y flujo de diseño. Seguidamente, se analizan los algoritmos de búsqueda de patrones, en concreto, aquellos enmarcados en el tipo de búsqueda de patrón fijo, no considerando la utilización de patrones regulares para este trabajo. A fin de que el lector conozca los detalles del proyecto, se exponen las herramientas empleadas durante su desarrollo. Por un lado, se trata el dispositivo FPGA y la placa de prototipado escogida. Por otro lado, se explican las herramientas software utilizadas. Finalmente, se introduce la solución escogida para el diseño de la plataforma, además de los bloques preparados para la reconfiguración parcial. Se detalla el desarrollo del proyecto, en el cual se han diseñado dos plataformas de referencias previamente a la implementación de la solución final. Se establece un banco de pruebas y medidas para determinar el rendimiento y las prestaciones de la plataforma. La evaluación de los resultados obtenidos concluye que la reconfiguración parcial ayuda a disminuir la utilización de recursos de la FPGA. En este caso, se reduce en 3 veces el área ocupada en comparación con otras plataformas diseñadas.en_US
dc.languagespaen_US
dc.subject3325 Tecnología de las telecomunicacionesen_US
dc.titlePlataforma SOC FPGC para algoritmos de búsqueda de patrones usando técnicas de reconfiguración parciales
dc.typeinfo:eu-repo/semantics/bachelorThesisen_US
dc.typeBachelorThesisen_US
dc.contributor.departamentoDepartamento de Ingeniería Electrónica Y Automáticaes
dc.contributor.facultadEscuela de Ingeniería de Telecomunicación y Electrónicaen_US
dc.investigacionIngeniería y Arquitecturaen_US
dc.type2Trabajo final de gradoen_US
dc.identifier.matriculaTFT-42655es
dc.identifier.ulpgcen_US
dc.contributor.buulpgcBU-TELes
dc.contributor.titulacionGrado en Ingeniería en Tecnologías de la Telecomunicaciónes
item.fulltextCon texto completo-
item.grantfulltextrestricted-
crisitem.advisor.deptGIR IUMA: Sistemas de Información y Comunicaciones-
crisitem.advisor.deptIU de Microelectrónica Aplicada-
crisitem.advisor.deptDepartamento de Ingeniería Electrónica y Automática-
crisitem.advisor.deptGIR IUMA: Sistemas de Información y Comunicaciones-
crisitem.advisor.deptIU de Microelectrónica Aplicada-
crisitem.advisor.deptDepartamento de Ingeniería Electrónica y Automática-
Appears in Collections:Trabajo final de grado
Restringido ULPGC
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