Identificador persistente para citar o vincular este elemento: http://hdl.handle.net/10553/44408
Campo DC Valoridioma
dc.contributor.authorCervero, T.en_US
dc.contributor.authorOtero, A.en_US
dc.contributor.authorLópez, S.en_US
dc.contributor.authorDe La Torre, E.en_US
dc.contributor.authorCallicó, G.en_US
dc.contributor.authorSarmiento, R.en_US
dc.contributor.authorRiesgo, T.en_US
dc.contributor.otherLopez, Sebastian-
dc.contributor.otherSarmiento, Roberto-
dc.contributor.otherCallico, Gustavo Marrero-
dc.date.accessioned2018-11-21T22:49:12Z-
dc.date.available2018-11-21T22:49:12Z-
dc.date.issued2011en_US
dc.identifier.isbn9781612843490en_US
dc.identifier.issn1945-7871en_US
dc.identifier.urihttp://hdl.handle.net/10553/44408-
dc.description.abstractA highly parallel and scalable Deblocking Filter (DF) hardware architecture for H.264/AVC and SVC video codecs is presented in this paper. The proposed architecture mainly consists on a coarse grain systolic array obtained by replicating a unique and homogeneous Functional Unit (FU), in which a whole Deblocking-Filter unit is implemented. The proposal is also based on a novel macroblock-level parallelization strategy of the filtering algorithm which improves the final performance by exploiting specific data dependences. This way communication overhead is reduced and a more intensive parallelism in comparison with the existing state-of-the-art solutions is obtained. Furthermore, the architecture is completely flexible, since the level of parallelism can be changed, according to the application requirements. The design has been implemented in a Virtex-5 FPGA, and it allows filtering 4CIF (704 × 576 pixels @30 fps) video sequences in real-time at frequencies lower than 10.16 Mhz.en_US
dc.languagespaen_US
dc.publisher1945-7871en_US
dc.relation.ispartofProceedings - IEEE International Conference on Multimedia and Expoen_US
dc.sourceProceedings - IEEE International Conference on Multimedia and Expo[ISSN 1945-7871] (6012075)en_US
dc.subject3307 Tecnología electrónicaen_US
dc.subject.otherFiltering , Arrays , Proposals , Static VAr compensators , Parallel processing , Integrated circuits , H.264/AVC , SVC , deblocking-filter , FPGA , parallelism , scalabilityen_US
dc.titleA novel scalable Deblocking Filter architecture for H.264/AVC and SVC video codecsen_US
dc.typeinfo:eu-repo/semantics/conferenceObjectes
dc.typeConferenceObjectes
dc.relation.conferenceIEEE International Conference on Multimedia and Expo (ICME)
dc.relation.conference2011 12th IEEE International Conference on Multimedia and Expo, ICME 2011
dc.identifier.doi10.1109/ICME.2011.6012075
dc.identifier.scopus80155131097-
dc.identifier.isi000304354700077-
dcterms.isPartOf2011 Ieee International Conference On Multimedia And Expo (Icme)-
dcterms.source2011 Ieee International Conference On Multimedia And Expo (Icme)[ISSN 1945-7871]-
dc.contributor.authorscopusid34978225000-
dc.contributor.authorscopusid35868116400-
dc.contributor.authorscopusid57187722000-
dc.contributor.authorscopusid6603668216-
dc.contributor.authorscopusid56006321500-
dc.contributor.authorscopusid35609452100-
dc.contributor.authorscopusid6602760583-
dc.identifier.issue6012075-
dc.investigacionIngeniería y Arquitecturaen_US
dc.type2Actas de congresosen_US
dc.identifier.wosWOS:000304354700077-
dc.contributor.daisngid5352902-
dc.contributor.daisngid34716851
dc.contributor.daisngid2642068-
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dc.contributor.daisngid23312246
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dc.contributor.daisngid116294-
dc.contributor.daisngid273151-
dc.identifier.investigatorRIDL-8108-2014-
dc.identifier.investigatorRIDL-6017-2014-
dc.identifier.investigatorRIDL-6036-2014-
dc.identifier.externalWOS:000304354700077-
dc.contributor.wosstandardWOS:Cervero, T
dc.contributor.wosstandardWOS:Otero, A
dc.contributor.wosstandardWOS:Lopez, S
dc.contributor.wosstandardWOS:De La Torre, E
dc.contributor.wosstandardWOS:Callico, G
dc.contributor.wosstandardWOS:Sarmiento, R
dc.contributor.wosstandardWOS:Riesgo, T
dc.date.coverdateNoviembre 2011
dc.identifier.conferenceidevents120786
dc.identifier.ulpgces
dc.description.ggs2
item.grantfulltextnone-
item.fulltextSin texto completo-
crisitem.author.deptGIR IUMA: Diseño de Sistemas Electrónicos Integrados para el procesamiento de datos-
crisitem.author.deptIU de Microelectrónica Aplicada-
crisitem.author.deptDepartamento de Ingeniería Electrónica y Automática-
crisitem.author.deptGIR IUMA: Diseño de Sistemas Electrónicos Integrados para el procesamiento de datos-
crisitem.author.deptIU de Microelectrónica Aplicada-
crisitem.author.deptDepartamento de Ingeniería Electrónica y Automática-
crisitem.author.deptGIR IUMA: Diseño de Sistemas Electrónicos Integrados para el procesamiento de datos-
crisitem.author.deptIU de Microelectrónica Aplicada-
crisitem.author.deptDepartamento de Ingeniería Electrónica y Automática-
crisitem.author.orcid0000-0002-2360-6721-
crisitem.author.orcid0000-0002-3784-5504-
crisitem.author.orcid0000-0002-4843-0507-
crisitem.author.parentorgIU de Microelectrónica Aplicada-
crisitem.author.parentorgIU de Microelectrónica Aplicada-
crisitem.author.parentorgIU de Microelectrónica Aplicada-
crisitem.author.fullNameCervero García, Teresa Gloria-
crisitem.author.fullNameLópez Suárez, Sebastián Miguel-
crisitem.author.fullNameMarrero Callicó, Gustavo Iván-
crisitem.author.fullNameSarmiento Rodríguez, Roberto-
crisitem.event.eventsstartdate11-07-2011-
crisitem.event.eventsstartdate11-07-2011-
crisitem.event.eventsenddate15-07-2011-
crisitem.event.eventsenddate15-07-2011-
Colección:Actas de congresos
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