Desarrollo y validación de un codificador entrópico de un compresor de vídeo monocromo usando el estándar H.264 para la misión EROSS-IOD

Abstract

El proyecto EROSS-IOD es un proyecto financiado por la Unión Europea dentro del programa marco Horizon Europe, que tiene el objetivo de demostrar en órbita las capacidades de mantenimiento robótico de satélites. En el contexto de este proyecto, se pretende implementar una versión hardware del formato de compresión de vídeo del estándar H.264. En específico este Trabajo de Fin de Grado se centra en la etapa CABAC del estándar. Esta etapa optimiza la compresión de datos mediante el uso de la codificación aritmética binaria adaptativa basada en el contexto. Este proceso se divide en tres etapas fundamentales: la binarización, el modelado de contexto y la codificación aritmética binaria. En concreto el proyecto parte de una implementación desarrollada anteriormente y tiene como objetivo aumentar las capacidades de esta. Para ello, se ha extendido su funcionalidad de modo que, además de procesar vídeo con predicción intra 4, sea capaz de procesar también vídeo con predicción intra 16. El diseño final ha sido descrito en el lenguaje de descripción hardware Very high speed integrated circuit Hardware Description Language (VHDL), y se ha desarrollado usando el software Vivado. Asimismo, el diseño ha sido implementado en la FPGA Nexys 4 DDR.

The EROSS-IOD project is a project funded by the European Union under the Horizon Europe framework programme, with the objective of demonstrating in-orbit robotic satellite servicing capabilities. Within the context of this project, the implementation of a hardware version of the H.264 video compression standard is pursued. Specifically, this Bachelor’s Thesis focuses on the CABAC stage of the standard. This stage optimizes data compression through the use of context-adaptive binary arithmetic coding. This process is divided into three fundamental stages: binarization, context modeling, and binary arithmetic coding. In particular, the project builds upon a previously developed implementation and aims to extend its capabilities. To this end, its functionality has been expanded so that, in addition to processing video with intra 4 prediction, it is also capable of processing video with intra 16 prediction. The final design has been described using the hardware description language Very High Speed Integrated Circuit Hardware Description Language (VHDL) and has been developed using the Vivado software. Furthermore, the design has been implemented on the Nexys 4 DDR FPGA.