Desarrollo de una libreria de secuencias UVM para la verificacion de un modulo crossbar con interfaz AXI-4 usando IP de verificacion de Mentor Graphics

Abstract

En este mundo de constante innovación, donde se producen cada vez más productos de sistemas hardware digitales, la verificación de estos está adquiriendo gran importancia, siendo en alguna medida la fase la que más tiempo se le dedica dentro del proceso de diseño. Debido a que los sistemas cada vez son más complejos y con más número de componentes, este proceso de verificación es cada vez más dificultoso. Es por lo que cada vez se impone la necesidad de buscar estándares y métodos de verificación que simplifiquen estas funciones. Para solventar estos inconvenientes, surge la metodología Universal Verification Methodology (UVM), que se basa en el lenguaje de descripción y de verificación hardware SystemVerilog. El objetivo principal de este Trabajo Fin de Grado (TFG), es realizar todas las secuencias de test, de un testbench UVM usando un IP de verificación de Mentor Graphics, de Siemens Business, que verifique las especificaciones descritas para un módulo crossbar con interfaz AXI4 que representará el diseño a verificar (DUV) en el presente TFG. El módulo IP está desarrollado con la metodología UVM y utiliza el protocolo de comunicación AMBA AXI4 y es totalmente configurable, pudiendo de esta forma verificar que el diseño cumple o no con sus especificaciones. Este TFG supone la continuación al Trabajo Fin de Grado realizado por Álvaro José Moreno Florido [1], con título “Desarrollo de un testbench UVM integrando IP de verificación de Mentor Graphics (QVIP)”. En este proyecto se definían todos los interfaces y unidades necesarias para la verificación de un diseño, utilizando las IP de verificación de Mentor Graphics (QVIP), En primer lugar, se efectuará una etapa de estudio donde se profundizará en el funcionamiento del protocolo AXI4 y en los conceptos necesarios de la metodología UVM. En segundo lugar, se estudiará el IP de verificación de Mentor Graphics y la herramienta QVIP configurator, la cual creará el entorno de verificación UVM que se utilizará para la estimulación del módulo IP que se desea verificar. Tras esto, se estudiará en profundidad el dispositivo a verificar (DUV), para entender su funcionamiento y, reutilizando el testbench UVM creado en el TFG [1], se creará una librería de secuencias que verifiquen las especificaciones descritas para el módulo.

In this world of constant innovation, where more and more products of digital hardware systems are produced, the verification of these device is acquiring great importance, also this is the phase that is dedicated more time in the design process. Because systems are becoming more complex and with more components, this verification process is increasingly difficult. That is why every time arises the need to look for standards and verification methods that simplify these functions. In this way is that arises the Universal verification Methodology to solve these drawbacks. This Methodology is based on the SystemVerilog hardware description and verification language. The main objective of this Final Degree Project (TFG) is to perform all the test sequences, of a UVM testbench based an IP of verification of Mentor Graphics, from Siemens Business, just to verify the specifications described for the IP module. This IP module is developed with the UVM methodology and uses the AMBA AXI4 communication protocol and is fully configurable, thus being able to verify that the design complies or not with its specifications. This TFG is the continuation of the Final Degree Project carried out by Álvaro José Moreno Florido [1], entitled "Development of a UVM using a Mentor Graphics verification IP (QVIP)". In this project using the Mentor Graphics Verification IPs (QVIP), all the interfaces and units necessary for the verification of an IP were defined. Firstly, a study stage will be carried out where the functioning of the AXI4 protocol and the necessary concepts of the UVM methodology will be deepened. Secondly, the verification IP of Mentor Graphics and the QVIP configurator tool will be studied, that will create the UVM verification environment that will be used for the stimulation of the IP module that you want to verify. After this, the device to be verified (DUV) will be studied in depth, to understand its operation, and reusing the UVM testbench created, we will create the library of sequences that verify the specifications described for the module.