Please use this identifier to cite or link to this item: http://hdl.handle.net/10553/77533
Title: Entorno UVM para la verificación funcional de un IP multi-interfaz orientado a la compresión de imágenes
Authors: Rodríguez Rodríguez, Samuel
Director: De Armas Sosa, Valentín 
Tobajas Guerrero, Félix Bernardo 
UNESCO Clasification: 3325 Tecnología de las telecomunicaciones
Issue Date: 2018
Abstract: Actualmente, los procesos de validación y verificación son extremadamente importantes en el diseño de sistemas hardware digitales y abarcan la mayor parte del tiempo de desarrollo de un producto. Es por ello que en este Trabajo Fin de Máster (TFM) se hace uso de la metodología UVM (Universal Verification Methodology) con el fin de reducir el impacto de la verificación funcional en el flujo de diseño de sistemas hardware. Se trata de una metodología de verificación reciente soportada por los principales desarrolladores de herramientas EDA (Electronic Design Automation). El objetivo fundamental de este TFM consiste en desarrollar un entorno de verificación basado en UVM para un módulo IP (Intellectual Property) específico, partiendo de un test bench ad-hoc de referencia ya existente. El entorno UVM será, no solamente reusable, sino que también estará mejor estructurado y resultará más sencillo de modificar que el test bench original. En primer lugar, se estudia la metodología UVM a partir de la implementación de un entorno de verificación UVM genérico, para a continuación analizar en detalle el módulo IP a verificar y su test bench original, con el fin de desarrollar el entorno de verificación basado en UVM y validar su funcionamiento. Además, se evidencian las mejores prestaciones en la arquitectura del entorno de verificación desarrollado en comparación con el test bench de referencia.
Validation and verification processes are extremely important in current designs of digital hardware systems and cover most of the development time of a final product. Therefore, in this project it is used UVM (Universal Verification Methodology), which is the most recent verification methodology and is supported by the main EDA (Electronic Design Automation) tools developers. In this case, the main objective consists of rebuilding a traditional test bench focused on a complex IP (Intellectual Property) module by using this methodology. In addition, that environment will be not only reusable, but also better structured and easier to modify (for instance, adding functionalities) than the traditional test bench. Firstly, the methodology was studied (creating generic UVM environment), as well as the specific IP the project deals with and its original test bench. Finally, the final UVM environment was developed and its validity proved. Moreover, it has been verified the more flexible and powerful architecture of the new verification environment in comparison with the original test bench.
Faculty: Escuela de Ingeniería de Telecomunicación y Electrónica
URI: http://hdl.handle.net/10553/77533
Appears in Collections:Trabajo final de máster
Restringido ULPGC
Thumbnail
Adobe PDF (3,54 MB)
This file is reserved to the following groups: autenticados
Show full item record

Page view(s)

11
checked on Feb 28, 2021

Google ScholarTM

Check


Share



Export metadata



Items in accedaCRIS are protected by copyright, with all rights reserved, unless otherwise indicated.