Desarrollo de la capa RAL en un Entorno UVM para la verificación funcional de un IP multi-interfaz orientado a la compresión de imágenes.

Abstract

El procedimiento de verificación es en la actualidad ocupa un lugar crucial en el proceso de desarrollo de productos, y más concretamente, en el diseño de sistemas hardware digitales. La demanda del mercado de la electrónica hace que los sistemas desarrollados integren cada vez más componentes y desempeñen más funcionalidades diferentes, es decir, que sean más complejos, lo que resulta en un proceso de verificación también complejo. Como solución a este inconveniente surge la metodología Universal Verification Methodology (UVM), basada en el ampliamente utilizado lenguaje de descripción hardware y de verificación hardware System Verilog. El presente Trabajo Fin de Grado (TFG) se basa en el desarrollo de un entorno de verificación basado en UVM para un módulo IP (Intellectual Property) multi-interfaz orientado a la compresión de imágenes hiperespectrales y multiespectrales, desarrollado como Trabajo de Fin de Máster. El objetivo principal de este TFG consiste en añadir al entorno de verificación de referencia una capa adicional denominada Register Abstraction Layer (RAL), la cual añade un nivel de abstracción a la gestión de transacciones entre el entorno y el dispositivo bajo verificación (Device Under Verification - DUV). La inclusión de esta capa RAL supone disponer de un entorno de verificación en el que los intercambios de información se puedan llevar a cabo a nivel de registro en vez de definiendo lecturas y escrituras directamente sobre la interfaz. En primer lugar, se estudian los fundamentos de la metodología UVM, enfocándolo a la comprensión de la capa RAL. Tras esto, se describe brevemente, tanto el entorno de referencia, como el IP bajo verificación, información necesaria para el posterior modelado de registros y desarrollo de los componentes que conforman la capa RAL. Finalmente se verifica que se ha implementado la capa RAL correctamente al realizar los mismos tests que con el entorno de referencia.

Nowadays, verification procedures play a crucial role in product development, and more specifically in digital hardware systems development. Electronics manufacturers are currently producing very complex system conformed by lots of components, systems which are able to provide very diverse functionalities, just in order to fit the current electronics market. As a result, the verification of this sort of systems becomes also more complex. The standard Universal Verification Methodology provides a suitable solution to this increasing concern. This methodology is based on System Verilog, a widely used hardware description and hardware verification language. For this work, a UVM based verification environment used to test a certain Intellectual Property (IP) module will be used as a framework. This verification environment was originally used to test a multi-interface IP which compresses hyperspectral and multispectral images. Thus, the main objective of this work consists of developing an additional layer for this environment, called Register Abstraction Layer (RAL), which elevates the abstraction level in communications between the environment and the Device Under Verification (DUV). This information exchange becomes easier and more intuitive after RAL layer is included in the environment, as communication is defined in the register level instead of transaction level. Firstly, the UVM methodology is studied, focusing on the analysis of RAL. After that, both environment and IP are briefly explained, giving the needed information to correctly develop the components that conform the RAL, as well as the register model of the DUV. Finally, the tests made for the ad hoc environment are executed with this RAL environment, checking that the implementation was successful.