Integración de un modelo de referencia descrito en C en un entorno de verificación UVM

Abstract

Durante las últimas décadas los circuitos electrónicos han crecido en complejidad y en coste de producción, lo que ha obligado a los ingenieros a investigar y desarrollar nuevos métodos para la verificación de diseños electrónicos de manera más completa, detallada y eficiente. En este contexto, uno de los resultados más importantes de la creciente necesidad de verificación de los sistemas digital actuales, es la metodología UVM (Universal Verification Methodology). Esta metodología, proporciona todos los elementos y mecanismos necesarios para llevar a cabo el proceso de la verificación mediante la construcción de bancos de prueba formados por componentes descritos en lenguaje SystemVerilog. No obstante, estos componentes pueden estar descritos en diferentes lenguajes y los integradores y diseñadores deben combinar estos componentes para proporcionar una solución para las necesidades de cada entorno o caso de verificación. En determinados ámbitos los algoritmos se desarrollan y se evalúan previamente utilizando modelos descritos en lenguaje C antes de su implementación RTL (Register Transfer Level). Una vez finalizado el algoritmo, estos modelos en C se pueden reutilizar como modelos de referencia (Golden Reference) para la verificación de módulos y/o sistemas. Dado que tanto la metodología UVM como la capacidad de las herramientas EDA soportan múltiples lenguajes de descripción, es posible plantear la integración de un modelo de referencia descrito en el lenguaje C para generar la respuesta esperada, y a partir de ésta compararla con la respuesta obtenida del dispositivo bajo verificación (DUV).