Identificador persistente para citar o vincular este elemento:
http://hdl.handle.net/10553/63942
| Campo DC | Valor | idioma |
|---|---|---|
| dc.contributor.advisor | Domingo Benítez | - |
| dc.contributor.author | Suárez Hernández, Pedro | - |
| dc.date.accessioned | 2020-01-22T12:58:40Z | - |
| dc.date.available | 2012-12-04T00:00:00Z | es |
| dc.date.available | 2020-01-22T12:58:40Z | - |
| dc.date.issued | 1998 | en_US |
| dc.identifier.other | contentdm-postulpgc | es |
| dc.identifier.uri | http://hdl.handle.net/10553/63942 | - |
| dc.format | es | |
| dc.format.mimetype | 300 ppp., TIFF sin compresión | es |
| dc.format.mimetype | 8 bits (escala de grises) | es |
| dc.language | spa | en_US |
| dc.rights | Acceso restringido para la comunidad universitaria de la ULPGC | es |
| dc.subject | 120317 Informática | en_US |
| dc.title | CEREPRO-5 : procesador Risc segmentable con manejo de interrupciones | en_US |
| dc.type | info:eu-repo/semantics/studentThesis | en_US |
| dc.type | StudentThesis | en_US |
| dc.contributor.departamento | Departamento de Informática y Sistemas | en_US |
| dc.identifier.absysnet | 578199 | es |
| dc.investigacion | Ingeniería y Arquitectura | en_US |
| dc.type2 | Proyecto fin de carrera | en_US |
| dc.description.observaciones | Sedicana | en_US |
| dc.identifier.currens | 2344 | es |
| dc.description.numberofpages | 148 p. | es |
| dc.utils.revision | Sí | en_US |
| dc.identifier.matricula | TFT-15783 | es |
| dc.identifier.ulpgc | Sí | en_US |
| dc.contributor.buulpgc | BU-INF | en_US |
| dc.contributor.titulacion | Diplomado en Informática | es |
| item.grantfulltext | restricted | - |
| item.fulltext | Con texto completo | - |
| crisitem.advisor.dept | GIR SIANI: Modelización y Simulación Computacional | - |
| crisitem.advisor.dept | IU Sistemas Inteligentes y Aplicaciones Numéricas | - |
| crisitem.advisor.dept | Departamento de Informática y Sistemas | - |
| Colección: | Proyecto fin de carrera Restringido ULPGC | |
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