Identificador persistente para citar o vincular este elemento: http://hdl.handle.net/10553/17473
Campo DC Valoridioma
dc.contributor.advisorTravieso González, Carlos Manuel-
dc.contributor.advisorAlonso-Hernández, Jesús B.-
dc.contributor.authorPérez-Suárez, Santiago T.-
dc.contributor.otherDepartamento de Señales y Comunicacionesen_US
dc.date.accessioned2016-06-18T02:30:48Z-
dc.date.accessioned2018-06-06T08:09:58Z-
dc.date.available2016-06-18T02:30:48Z-
dc.date.available2018-06-06T08:09:58Z-
dc.date.issued2015en_US
dc.identifier.urihttp://hdl.handle.net/10553/17473-
dc.descriptionPrograma de doctorado: Cibernética y Telecomunicaciónen_US
dc.description.abstractLa presente tesis trata de buscar metodologías para trasladar el diseño de redes neuronales, diseñadas en aritmética de punto flotante, a aritmética de punto fijo. Las redes neuronales en aritmética de punto flotante operan normalmente en un ordenador o sistema basado en procesadores. La aritmética en punto fijo es apropiada para ser implementada en circuitos digitales; si además, son programables por el diseñador, son idóneos para el desarrollo de prototipos. La implementación en dispositivos digitales mejora las prestaciones físicas: ocupación de área, velocidad y consumo de potencia. La arquitectura planteada está totalmente paralelizada, lo que permite aumentar la velocidad de respuesta y ser usada en el procesado digital de señales en tiempo real. La primera decisión es elegir una herramienta de diseño rápida y flexible; esto último implica que se pueden probar diferentes arquitecturas y verificar la total funcionalidad del sistema. Con vistas a elegir la herramienta apropiada se revisan los diferentes métodos de diseño disponibles en la actualidad. Al finalizar esta revisión se eligió un entorno que opera sobre Simulink de Matlab. El método propuesto se probó en cuatro escenarios distintos, con distintos tipos de señales y funcionalidad. En los cuatro casos se obtienen los modelos en punto fijo, para ello se prueban las arquitecturas que cumplen la funcionalidad con el mínimo número de bits; lo que disminuye el área y la potencia, y maximiza la velocidad. Finalmente se extraen las prestaciones físicas para las diferentes soluciones. Por último se presentan las conclusiones y líneas futuras, fruto del desarrollo realizado.en_US
dc.formatapplication/pdfes
dc.languagespaen_US
dc.rightsby-nc-ndes
dc.subject3325 Tecnología de las telecomunicacionesen_US
dc.subject120304 Inteligencia artificialen_US
dc.titleMetodologías de diseño de redes neuronales sobre dispositivos digitales programables para el procesado de señales en tiempo realen_US
dc.typeinfo:eu-repo/semantics/doctoralThesisen_US
dc.typeThesisen_US
dc.compliance.driver1es
dc.contributor.departamentoDepartamento de Señales y Comunicacionesen_US
dc.identifier.absysnet724684es
dc.investigacionIngeniería y Arquitecturaen_US
dc.rights.accessrightsinfo:eu-repo/semantics/openAccesses
dc.type2Tesis doctoralen_US
dc.utils.revisionen_US
dc.identifier.matriculaTESIS-360801-
dc.identifier.ulpgcen_US
item.fulltextCon texto completo-
item.grantfulltextopen-
crisitem.author.deptDepartamento de Señales y Comunicaciones-
crisitem.author.orcid0000-0001-5702-4773-
crisitem.author.fullNamePérez Suárez, Santiago Tomás-
crisitem.advisor.deptGIR IDeTIC: División de Procesado Digital de Señales-
crisitem.advisor.deptIU para el Desarrollo Tecnológico y la Innovación-
crisitem.advisor.deptDepartamento de Señales y Comunicaciones-
crisitem.advisor.deptGIR IDeTIC: División de Procesado Digital de Señales-
crisitem.advisor.deptIU para el Desarrollo Tecnológico y la Innovación-
crisitem.advisor.deptDepartamento de Señales y Comunicaciones-
Colección:Tesis doctoral
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