Integracion de propiedades de verificacion en un testbench UVM. Caso practico para la verificacion de un IP.

Abstract

En la actualidad, la verificación funcional juega un papel crucial en el desarrollo de sistemas hardware, especialmente en aquellos con alta complejidad, como los System on Chip (SoC), que integran múltiples bloques IP en un solo chip. Este contexto ha incrementado la necesidad de metodologías avanzadas que mejoren el flujo de trabajo y optimicen el proceso de verificación. El presente Trabajo Fin de Grado (TFG) tiene como objetivo la integración de propiedades de verificación SystemVerilog Assertions (SVA) en un testbench basado en la metodología Universal Verification Methodology (UVM). Esta integración pretende mejorar la eficiencia y efectividad en la verificación de un IP, aportando una solución más elegante y reutilizable en comparación con enfoques tradicionales. Inicialmente, se realizará un análisis exhaustivo del lenguaje SystemVerilog y la metodología UVM. Posteriormente, se desarrollará un testbench que permita la integración de propiedades de verificación definidas en SVA. Este enfoque, además de ofrecer ventajas en términos de cobertura y detección temprana de errores, contribuirá a un proceso de verificación más robusto, adecuado para los retos que presenta el desarrollo de sistemas electrónicos modernos.

Currently, functional verification plays a crucial role in the development of hardware systems, especially those with high complexity, such as System on Chip (SoC), which integrate multiple IP blocks into a single chip. This scenario has increased the need for advanced methodologies that improve workflow and optimize the verification process. The objective of this Bachelor's Thesis (TFG) is to integrate SystemVerilog Assertions (SVA) properties into a testbench based on the Universal Verification Methodology (UVM). This integration aims to enhance the efficiency and effectiveness of verifying an IP by providing a more elegant and reusable solution compared to traditional approaches. Initially, an in-depth analysis of the SystemVerilog language and the UVM methodology will be carried out. Subsequently, a testbench will be developed to integrate verification properties defined in SVA. This approach, in addition to providing advantages in terms of coverage and early error detection, will contribute to a more robust verification process, suitable for the challenges presented by modern electronic systems development.