Generación de un entorno de verificación basado en UVM mediante la herramienta SVUnit

Abstract

La verificación de sistemas digitales ha ido cobrando cada vez más importancia en los últimos años, debido al constante desarrollo tecnológico experimentado por la sociedad. El campo de la verificación de sistemas digitales tiene una gran importancia a la hora de desarrollar nuevos dispositivos o sistemas, ya que es necesario que estos funcionen correctamente de acuerdo a las especificaciones que lo describen. Una metodología que se está imponiendo desde hace algunos unos años en el campo de la verificación de sistemas digitales, es la metodología de verificación UVM (Universal Verification Methodology). Esta metodología está basada en la utilización de un entorno formado por componentes de verificación. Sin embargo, esta metodología no promueve la verificación individual de cada uno de los componentes que conforman el entorno, lo que puede llevar a la posibilidad de tener errores no identificados en los componentes desarrollados hasta la formación del entorno final de verificación. Con la utilización de la herramienta de verificación SVUnit se puede resolver este inconveniente de la metodología UVM, ya que esta herramienta aportará una serie de recursos que podrán ser utilizados para la verificación individual de los componentes que conforman un entorno de verificación UVM.

The verification of digital systems has become increasingly important in recent years, due to the constant technological development experienced by society. The field of verification of digital systems is of great importance when developing new devices or systems, since they need to function properly according to the specifications that describe it. A methodology that has been imposed for some years in the field of verification of digital systems is UVM (Universal Verification methodology). This methodology is based on the use of an environment formed by verification components, which based on this methodology can be reused. However, this methodology does not promote the individual verification of each of the components that form the environment, which can lead to the possibility of having unidentified errors in the developed components until the verification environment are complete. With the use of the SVUnit verification tool, this drawback of the UVM methodology can be solved, as this tool will provide a set of resources that can be used for the individual verification of the components that form a UVM verification environment.