Aceleración hardware de clasificación de tráfico TCP/IP cifrado mediante técnicas de Machine Learning

Abstract

En este Trabajo Fin de Máster se realiza el diseño de una plataforma hardware para la implementación de la fase de predicción de un sistema de clasificación de tráfico de red TCP/IP cifrado basado en el algoritmo de machine learning C5.0. Existen diferentes técnicas de inspección profunda de paquetes (DPI) del tráfico de red orientados a la gestión de la red, su seguridad y la calidad del servicio. En este trabajo el enfoque se realiza hacia las técnicas de clasificación de tráfico de red que solventen la dificultad añadida que supone la presencia de protocolos de cifrado en las comunicaciones. Se concluye que las técnicas basadas en un enfoque estadístico empleando algoritmos basados en técnicas de machine learning son las que mejor se adaptan a las condiciones actuales del tráfico de red. Entre todas ellas, se elige la basada en el algoritmo C5.0 como la idónea para lograr un sistema de clasificación de tráfico de red cifrado. En el proceso de generación del modelo de clasificación, se realiza una reducción de las variables de predicción y la optimización de los parámetros de ajuste del algoritmo. A continuación, se diseña un modelo que realiza la fase de predicción de clasificación del sistema. Mediante la introducción de técnicas avanzadas de diseño hardware/software se crea la ruta necesaria para su implementación hardware integrada en los dispositivos Xilinx SoC FPGA Zynq-7000 y Zynq UltraScale+. Para ello se utiliza una metodología basada en la síntesis de alto nivel, implementando la plataforma hardware/software sobre el dispositivo indicado. Para la validación sobre el prototipo de la plataforma diseñada se emplea un conjunto de datos de tráfico de red real, incluyendo tráfico de aplicaciones como Google, YouTube, Amazon o Facebook. El trabajo concluye que la solución diseñada mejora la tasa de clasificaciones de la fase de predicción en tres órdenes de magnitud. Además, logra reducir el consumo de la implementación en dos órdenes de magnitud respecto a las realizadas sobre arquitecturas x86-64. Finalmente, se presentan los resultados del estudio sobre la incidencia de factores como la complejidad del modelo de referencia y la tecnología del dispositivo objetivo en los parámetros clave de la implementación.