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Title: Implementación del algoritmo SVM en FPGA mediante síntesis de alto nivel para la clasificación de imágenes hiperespectrales de tumores cerebrales
Authors: González Torres, Sergio
Director: Marrero Callicó, Gustavo Iván 
Fabelo Gómez, Himar Antonio 
Barrios Alfaro, Yubal 
UNESCO Clasification: 3325 Tecnología de las telecomunicaciones
Issue Date: 2018
Abstract: En este trabajo se realiza el diseño e implementación de un algoritmo Support Vector Machine (SVM) para realizar la clasificación supervisada de los píxeles de una imagen hiperespectral, con el fin de diferenciar entre los píxeles que pertenecen a tejido tumoral cerebral y cuáles no, acelerando el proceso en una plataforma configurable Xilinx® Zynq. De forma inicial, se realiza un estudio sobre las imágenes hiperespectrales y algunas de sus aplicaciones tanto en el campo de la medicina como en otros campos como la teledetección. A continuación, se realiza la descripción de las herramientas tanto hardware como software que han sido utilizadas para llevar a cabo este trabajo. Posteriormente, se describe cada etapa del diseño con detalle, desde el diseño del bloque IP creado siguiendo una metodología de síntesis de alto nivel, siguiendo con su integración en la plataforma que conforma el sistema completo de clasificación, hasta el desarrollo del software que gestionará el funcionamiento del sistema. Finalmente, se realiza la comprobación del funcionamiento del sistema además de un análisis de los recursos utilizados, así como también el cálculo de la latencia tanto del sistema completo como del bloque IP, tanto en software como en hardware para su posterior comparación.
This Bachelor Thesis describes the design and implementation of a Support Vector Machine (SVM) algorithm on the configurable device Xilinx® Zynq to perform supervised píxel classification of hyperspectral images, in order to differentiate between tumoral and normal tissues. Initially, a study of hyperspectral images and some of their applications in the fields of medicine and remote sensing is presented. Next, an analysis of the software and hardware necessary to carry out the implementation is performed. Additionally, the design flow for each stage of the design is described in detail, from the design of the IP Block generated by means of a high-level synthesis methodology, to the development of the software that will be executed on the platform. Finally, a fully system verification is made, including an analysis of the resources consumption and the hardware and software latency. This analysis is performed for both the complete system and the IP block
Faculty: Escuela de Ingeniería de Telecomunicación y Electrónica
URI: http://hdl.handle.net/10553/76236
Appears in Collections:Trabajo final de grado
Restringido ULPGC
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