Please use this identifier to cite or link to this item: http://hdl.handle.net/10553/75905
Title: Aceleración hardware de algoritmos de Machine Learning para clasificación de tráfico TCP/IP mediante FPGA
Authors: Picallo Martínez, Samuel
Director: Pérez Carballo, Pedro Francisco 
León Martín, Sonia Raquel 
UNESCO Clasification: 3325 Tecnología de las telecomunicaciones
Issue Date: 2019
Abstract: En este trabajo se realiza el diseño de una plataforma heterogénea para la implemen-tación de la fase de predicción de un sistema de clasificación de tráfico de red TCP/IP basado en el algoritmo de machine learning C5.0. Distintos trabajos han descrito técnicas de inspección profunda (DPI) del tráfico de red orientados a la gestión de la red, su seguridad y la calidad del servicio. En este trabajo el enfoque se realiza hacia las técnicas de clasificación de tráfico de red que solventen la dificultad que supone a la hora de lograr este propósito la presencia de protocolos de en-criptación en las comunicaciones. Se concluye que las técnicas basadas en un enfoque estadístico empleando algoritmos de machine learning son las que mejor se adaptan a las condiciones actuales del tráfico de red. Entre todas ellas, se elige el algoritmo C5.0 como la idónea para lograr un sistema de clasificación de tráfico de red encriptado. A continuación, se realiza una partición HW/SW de la aplicación encargada de realizar la fase de predicción de clasificación del sistema. Trasladando las funciones idóneas para su implementación hardware a la FPGA integrada en los dispositivos de la familia Xilinx SoC Zynq-7000, utilizando una metodología basada en la síntesis de alto nivel e implementando la plataforma hardware/software sobre el dispositivo indicado. Para la verificación de la plataforma heterogénea diseñada se emplea un conjunto de datos de tráfico de red real, incluyendo tráfico de las aplicaciones Google, YouTube, Amazon y Facebook. El trabajo con-cluye que la solución diseñada mejora la capacidad de procesamiento de la fase de predicción en un factor de 3,5, pero requiere de una mejora significativa en la arquitectura de transferencia de datos para conseguir una eficiencia significativa de forma global. Ade-más, logra reducir el consumo de la implementación en dos órdenes de magnitud respecto a las realizadas sobre arquitecturas x86-64.
Faculty: Escuela de Ingeniería de Telecomunicación y Electrónica
URI: http://hdl.handle.net/10553/75905
Appears in Collections:Trabajo final de grado
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